天津PCI-E測(cè)試維保

來源: 發(fā)布時(shí)間:2023-03-08

關(guān)于各測(cè)試項(xiàng)目的具體描述如下:·項(xiàng)目2.1Add-inCardTransmitterSignalQuality:驗(yàn)證插卡發(fā)送信號(hào)質(zhì)量,針對(duì)2.5Gbps、5Gbps、8Gbps、16Gbps速率。·項(xiàng)目2.2Add-inCardTransmitterPulseWidthJitterTestat16GT/s:驗(yàn)證插卡發(fā)送信號(hào)中的脈沖寬度抖動(dòng),針對(duì)16Gbps速率?!ろ?xiàng)目2.3Add-inCardTransmitterPresetTest:驗(yàn)證插卡發(fā)送信號(hào)的Preset值是否正確,針對(duì)8Gbps和16Gbps速率。·項(xiàng)目2.4AddinCardTransmitterInitialTXEQTest:驗(yàn)證插卡能根據(jù)鏈路命令設(shè)置成正確的初始Prest值,針對(duì)8Gbps和16Gbps速率?!ろ?xiàng)目2.5Add-inCardTransmitterLinkEqualizationResponseTest:驗(yàn)證插卡對(duì)于鏈路協(xié)商的響應(yīng)時(shí)間,針對(duì)8Gbps和16Gbps速率。PCIE物理層鏈路一致性測(cè)試狀態(tài)設(shè)計(jì);天津PCI-E測(cè)試維保

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在之前的PCIe規(guī)范中,都是假定PCIe芯片需要外部提供一個(gè)參考時(shí)鐘(RefClk),在這 種芯片的測(cè)試中也是需要使用一個(gè)低抖動(dòng)的時(shí)鐘源給被測(cè)件提供參考時(shí)鐘,并且只需要對(duì) 數(shù)據(jù)線進(jìn)行測(cè)試。而在PCIe4.0的規(guī)范中,新增了允許芯片使用內(nèi)部提供的RefClk(被稱 為Embeded RefClk)模式,這種情況下被測(cè)芯片有自己內(nèi)部生成的參考時(shí)鐘,但參考時(shí)鐘的 質(zhì)量不一定非常好,測(cè)試時(shí)需要把參考時(shí)鐘也引出,采用類似于主板測(cè)試中的Dual-port測(cè) 試方法。如果被測(cè)芯片使用內(nèi)嵌參考時(shí)鐘且參考時(shí)鐘也無法引出,則意味著被測(cè)件工作在 SRIS(Separate Refclk Independent SSC)模式,需要另外的算法進(jìn)行特殊處理。中國(guó)香港PCI-E測(cè)試商家PCI-E 3.0測(cè)試接收端容限測(cè)試;

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PCle5.0接收端CILE均衡器的頻率響應(yīng)PCIe5.0的主板和插卡的測(cè)試方法與PCIe4.0也是類似,都需要通過CLB或者CBB的測(cè)試夾具把被測(cè)信號(hào)引出接入示波器進(jìn)行發(fā)送信號(hào)質(zhì)量測(cè)試,并通過誤碼儀的配合進(jìn)行LinkEQ和接收端容限的測(cè)試。但是具體細(xì)節(jié)和要求上又有所區(qū)別,下面將從發(fā)送端和接收端測(cè)試方面分別進(jìn)行描述。

PCIe5.0發(fā)送端信號(hào)質(zhì)量及LinkEQ測(cè)試PCIe5.0的數(shù)據(jù)速率高達(dá)32Gbps,因此信號(hào)邊沿更陡。對(duì)于PCIe5.0芯片的信號(hào)測(cè)試,協(xié)會(huì)建議的測(cè)試用的示波器帶寬要高達(dá)50GHz。對(duì)于主板和插卡來說,由于測(cè)試點(diǎn)是在連接器的金手指處,信號(hào)經(jīng)過PCB傳輸后邊沿會(huì)變緩一些,所以信號(hào)質(zhì)量測(cè)試規(guī)定的示波器帶寬為33GHz。但是,在接收端容限測(cè)試中,由于需要用示波器對(duì)誤碼儀直接輸出的比較快邊沿的信號(hào)做幅度和預(yù)加重校準(zhǔn),所以校準(zhǔn)用的示波器帶寬還是會(huì)用到50GHz。

綜上所述,PCIe4.0的信號(hào)測(cè)試需要25GHz帶寬的示波器,根據(jù)被測(cè)件的不同可能會(huì) 同時(shí)用到2個(gè)或4個(gè)測(cè)試通道。對(duì)于芯片的測(cè)試需要用戶自己設(shè)計(jì)測(cè)試板;對(duì)于主板或者  插卡的測(cè)試來說,測(cè)試夾具的Trace選擇、測(cè)試碼型的切換都比前代總線變得更加復(fù)雜了;

在數(shù)據(jù)分析時(shí)除了要嵌入芯片封裝的線路模型以外,還要把均衡器對(duì)信號(hào)的改善也考慮進(jìn) 去。PCIe協(xié)會(huì)提供的SigTest軟件和示波器廠商提供的自動(dòng)測(cè)試軟件都可以為PCle4. 0的測(cè)試提供很好的幫助。 一種PCIE通道帶寬的測(cè)試方法;

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PCIe4.0的測(cè)試項(xiàng)目PCIe相關(guān)設(shè)備的測(cè)試項(xiàng)目主要參考PCI-SIG發(fā)布的ComplianceTestGuide(一致性測(cè)試指南)。在PCIe3.0的測(cè)試指南中,規(guī)定需要進(jìn)行的測(cè)試項(xiàng)目及其目的如下(參考資料:PCIe3.0ComplianceTestGuide):·ElectricalTesting(電氣特性測(cè)試):用于檢查主板以及插卡發(fā)射機(jī)和接收機(jī)的電氣性能?!onfigurationTesting(配置測(cè)試):用于檢查PCIe設(shè)備的配置空間?!inkProtocolTesting(鏈路協(xié)議測(cè)試):用于檢查設(shè)備的鏈路層協(xié)議行為。所有帶pcie物理插槽的主板都可以插固態(tài)硬盤用么?假如能的話插上可以改成引導(dǎo)系統(tǒng)的盤么?天津PCI-E測(cè)試維保

PCI-E 3.0數(shù)據(jù)速率的變化;天津PCI-E測(cè)試維保

是用矢量網(wǎng)絡(luò)分析儀進(jìn)行鏈路標(biāo)定的典型連接,具體的標(biāo)定步驟非常多,在PCIe4.0 Phy Test Specification文檔里有詳細(xì)描述,這里不做展開。

在硬件連接完成、測(cè)試碼型切換正確后,就可以對(duì)信號(hào)進(jìn)行捕獲和信號(hào)質(zhì)量分析。正式 的信號(hào)質(zhì)量分析之前還需要注意的是:為了把傳輸通道對(duì)信號(hào)的惡化以及均衡器對(duì)信號(hào)的 改善效果都考慮進(jìn)去,PCIe3.0及之后標(biāo)準(zhǔn)的測(cè)試中對(duì)其發(fā)送端眼圖、抖動(dòng)等測(cè)試的參考點(diǎn) 從發(fā)送端轉(zhuǎn)移到了接收端。也就是說,測(cè)試中需要把傳輸通道對(duì)信號(hào)的惡化的影響以及均 衡器對(duì)信號(hào)的改善影響都考慮進(jìn)去。 天津PCI-E測(cè)試維保

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