北京PCI-E測(cè)試DDR一致性測(cè)試

通常我們會(huì)以時(shí)鐘為基準(zhǔn)對(duì)數(shù)據(jù)信號(hào)疊加形成眼圖，但這種簡(jiǎn)單的方法對(duì)于DDR信 號(hào)不太適用。DDR總線上信號(hào)的讀、寫和三態(tài)都混在一起，因此需要對(duì)信號(hào)進(jìn)行分離后再進(jìn) 行測(cè)量分析。傳統(tǒng)上有以下幾種方法用來(lái)進(jìn)行讀/寫信號(hào)的分離，但都存在一定的缺點(diǎn)。

(1)根據(jù)讀/寫Preamble的寬度不同進(jìn)行分離(針對(duì)DDR2信號(hào))。Preamble是每個(gè)Burst的數(shù)據(jù)傳輸開(kāi)始前，DQS信號(hào)從高阻態(tài)到發(fā)出有效的鎖存邊沿前的  一段準(zhǔn)備時(shí)間，有些芯片的讀時(shí)序和寫時(shí)序的Preamble的寬度可能是不一樣的，因此可以  用示波器的脈沖寬度觸發(fā)功能進(jìn)行分離。但由于JEDEC并沒(méi)有嚴(yán)格規(guī)定寫時(shí)序的  Preamble寬度的上限，因此如果芯片的讀/寫時(shí)序的Preamble的寬度接近則不能進(jìn)行分  離。另外，對(duì)于DDR3來(lái)說(shuō)，讀時(shí)序的Preamble可能是正電平也可能是負(fù)電平；對(duì)于  DDR4來(lái)說(shuō)，讀/寫時(shí)序的Preamble幾乎一樣，這都使得觸發(fā)更加難以設(shè)置。 DDR2 3 4物理層一致性測(cè)試；北京PCI-E測(cè)試DDR一致性測(cè)試

RDIMM(RegisteredDIMM,寄存器式雙列直插內(nèi)存)有額外的RCD(寄存器時(shí)鐘驅(qū)動(dòng)器，用來(lái)緩存來(lái)自內(nèi)存控制器的地址/命令/控制信號(hào)等)用于改善信號(hào)質(zhì)量，但額外寄存器的引入使得其延時(shí)和功耗較大。LRDIMM(LoadReducedDIMM,減載式雙列直插內(nèi)存)有額外的MB(內(nèi)存緩沖，緩沖來(lái)自內(nèi)存控制器的地址/命令/控制等),在技術(shù)實(shí)現(xiàn)上并未使用復(fù)雜寄存器，只是通過(guò)簡(jiǎn)單緩沖降低內(nèi)存總線負(fù)載。RDIMM和LRDIMM通常應(yīng)用在高性能、大容量的計(jì)算系統(tǒng)中。

綜上可見(jiàn)，DDR內(nèi)存的發(fā)展趨勢(shì)是速率更高、封裝更密、工作電壓更低、信號(hào)調(diào)理技術(shù) 更復(fù)雜，這些都對(duì)設(shè)計(jì)和測(cè)試提出了更高的要求。為了從仿真、測(cè)試到功能測(cè)試階段保證DDR信號(hào)的波形質(zhì)量和時(shí)序裕量，需要更復(fù)雜、更的仿真、測(cè)試和分析工具。

北京PCI-E測(cè)試DDR一致性測(cè)試DDR DDR2 DDR3 DDR4 和 DDR5 內(nèi)存帶寬；

DDR簡(jiǎn)介與信號(hào)和協(xié)議測(cè)試

DDR/LPDDR簡(jiǎn)介

目前在計(jì)算機(jī)主板和各種嵌入式的應(yīng)用中，存儲(chǔ)器是必不可少的。常用的存儲(chǔ)器有兩 種： 一種是非易失性的，即掉電不會(huì)丟失數(shù)據(jù)，常用的有Flash(閃存)或者ROM(Read-Only Memory),這種存儲(chǔ)器速度較慢，主要用于存儲(chǔ)程序代碼、文件以及長(zhǎng)久的數(shù)據(jù)信息等；另 一種是易失性的，即掉電會(huì)丟失數(shù)據(jù)，常用的有RAM(Random Access Memory,隨機(jī)存儲(chǔ) 器),這種存儲(chǔ)器運(yùn)行速度較快，主要用于程序運(yùn)行時(shí)的程序或者數(shù)據(jù)緩存等。圖5.1是市 面上一些主流存儲(chǔ)器類型的劃分。

對(duì)于嵌入式應(yīng)用的DDR的協(xié)議測(cè)試， 一般是DDR顆粒直接焊接在PCB板上，測(cè)試可 以選擇針對(duì)邏輯分析儀設(shè)計(jì)的BGA探頭。也可以設(shè)計(jì)時(shí)事先在板上留測(cè)試點(diǎn)，把被測(cè)信 號(hào)引到一些按一定規(guī)則排列的焊盤上，再通過(guò)相應(yīng)探頭的排針頂在焊盤上進(jìn)行測(cè)試。

協(xié)議測(cè)試也可以和信號(hào)質(zhì)量測(cè)試、電源測(cè)試結(jié)合起來(lái)，以定位由于信號(hào)質(zhì)量或電源問(wèn)題 造成的數(shù)據(jù)錯(cuò)誤。圖5.23是一個(gè)LPDDR4的調(diào)試環(huán)境，測(cè)試中用邏輯分析儀觀察總線上 的數(shù)據(jù)，同時(shí)用示波器檢測(cè)電源上的紋波和瞬態(tài)變化，通過(guò)把總線解碼的數(shù)據(jù)和電源瞬態(tài)變 化波形做時(shí)間上的相關(guān)和同步觸發(fā)，可以定位由于電源變化造成的總線讀/寫錯(cuò)誤問(wèn)題。 DDR3信號(hào)質(zhì)量測(cè)試,信號(hào)一致性測(cè)試。

由于DDR5工作時(shí)鐘比較高到3.2GHz,系統(tǒng)裕量很小，因此信號(hào)的 隨機(jī)和確定性抖動(dòng)對(duì)于數(shù)據(jù)的正確傳輸至關(guān)重要，需要考慮熱噪聲引入的RJ、電源噪聲引 入的PJ、傳輸通道損耗帶來(lái)的DJ等影響。DDR5的測(cè)試項(xiàng)目比DDR4也更加復(fù)雜。比如 其新增了nUI抖動(dòng)測(cè)試項(xiàng)目，并且需要像很多高速串行總線一樣對(duì)抖動(dòng)進(jìn)行分解并評(píng)估 RJ、DJ等不同分量的影響。另外，由于高速的DDR5芯片內(nèi)部都有均衡器芯片，因此實(shí)際 進(jìn)行信號(hào)波形測(cè)試時(shí)也需要考慮模擬均衡器對(duì)信號(hào)的影響。圖5.16展示了典型的DDR5 和LPDDR5測(cè)試軟件的使用界面和一部分測(cè)試結(jié)果。DDR總線一致性測(cè)試對(duì)示波器帶寬的要求；黑龍江DDR一致性測(cè)試修理

用于 DDR、DDR2、DDR3、DDR4 調(diào)試和驗(yàn)證的總線解碼器。北京PCI-E測(cè)試DDR一致性測(cè)試

如果PCB的密度較高，有可能期望測(cè)量的引腳附近根本找不到合適的過(guò)孔(比如采用雙面BGA貼裝或采用盲埋孔的PCB設(shè)計(jì)時(shí)),這時(shí)就需要有合適的手段把關(guān)心的BGA引腳上的信號(hào)盡可能無(wú)失真地引出來(lái)。為了解決這種探測(cè)的難題，可以使用一種專門的BGAInterposer(BGA芯片轉(zhuǎn)接板，有時(shí)也稱為BGA探頭)。這是一個(gè)專門設(shè)計(jì)的適配器，使用時(shí)要把適配器焊接在DDR的內(nèi)存顆粒和PCB板中間，并通過(guò)轉(zhuǎn)接板周邊的焊盤把被測(cè)信號(hào)引出。BGA轉(zhuǎn)接板內(nèi)部有專門的埋阻電路設(shè)計(jì)，以盡可能減小信號(hào)分叉對(duì)信號(hào)的影響。一個(gè)DDR的BGA探頭的典型使用場(chǎng)景。北京PCI-E測(cè)試DDR一致性測(cè)試