解決方案數(shù)字信號測試

需要注意的是，采用8b/10b編碼方式也是有缺點(diǎn)的，比較大的缺點(diǎn)就是8bit到10bit的編碼會造成額外的20%的編碼開銷，所以很多10Gbps左右或更高速率的總線不再使用8b/10b編碼方式。比如PCIe1.0和PCIe2.0的總線速率分別為2.5Gbps和5Gbps,都是采用8b/10b編碼，而PCle3.0、PCle4.0、PCle5.0的總線速率分別達(dá)到8Gbps、16Gbps和32Gbps,并通過效率更高的128b/130b的編碼結(jié)合擾碼的方法來實(shí)現(xiàn)直流平衡和嵌入式時(shí)鐘。另一個(gè)例子是FibreChannel總線，1xFC、2xFC、4xFC、8xFC的數(shù)據(jù)速率分別為1.0625Gbps、2 . 125Gbps,4 . 25Gbps 、8 . 5Gbps,都是采用8b/10b編碼，而16xFC 、32xFC 的數(shù)據(jù)速率分別  為14.025Gbps和28.05Gbps,采用的是效率更高的64b/66b編碼方式。64b/66b編碼在 10G和100G以太網(wǎng)中也有廣泛應(yīng)用。數(shù)字信號帶寬、信道帶寬、信息速率、基帶、頻帶的帶寬；解決方案數(shù)字信號測試

數(shù)字信號的時(shí)域和頻域

數(shù)字信號的頻率分量可以通過從時(shí)域到頻域的轉(zhuǎn)換中得到。首先我們要知道時(shí)域是真實(shí)世界，頻域是更好的用于做信號分析的一種數(shù)學(xué)手段，時(shí)域的數(shù)字信號可以通過傅里葉變換轉(zhuǎn)變?yōu)橐粋€(gè)個(gè)頻率點(diǎn)的正弦波的。這些正弦波就是對應(yīng)的數(shù)字信號的頻率分量。假如定義理想方波的邊沿時(shí)間為0,占空比50%的周期信號，其在傅里葉變換后各頻率分量振幅。

可見對于理想方波，其振幅頻譜對應(yīng)的正弦波頻率是基頻的奇數(shù)倍頻(在50%的占空比下)。奇次諧波的幅度是按1"下降的(/是頻率)，也就是-20dB/dec(-20分貝每十倍頻)。 電氣性能測試數(shù)字信號測試方案商數(shù)字信號處理技術(shù)經(jīng)過幾十年的發(fā)展已經(jīng)相當(dāng)成熟，目前在很多領(lǐng)域都有著寬敞的應(yīng)用。

采用這種時(shí)鐘恢復(fù)方式后，由于CDR能跟蹤數(shù)據(jù)中的 一 部分低頻抖動(dòng)，所以數(shù)據(jù)傳輸 中增加的低頻抖動(dòng)對于接收端采樣影響不大，因此更適于長距離傳輸。(不過由于受到環(huán)路 濾波器帶寬的限制，數(shù)據(jù)線上的高頻抖動(dòng)仍然會對接收端采樣產(chǎn)生比較大的影響。)

采用嵌入式時(shí)鐘的缺點(diǎn)在于電路的復(fù)雜度增加，而且由于數(shù)據(jù)編碼需要一些額外開銷，降低了總線效率。

隨著技術(shù)的發(fā)展，一些對總線效率要求更高的應(yīng)用中開始采用另一種時(shí)鐘分配方式，即前向時(shí)鐘(ForwardClocking)。前向時(shí)鐘的實(shí)現(xiàn)得益于DLL(DelayLockedLoop)電路的成熟。DLL電路比較大的好處是可以很方便地用成熟的CMOS工藝大量集成，而且不會增加抖動(dòng)。

一個(gè)前向時(shí)鐘的典型應(yīng)用，總線仍然有單獨(dú)的時(shí)鐘傳輸通路，而與傳統(tǒng)并行總線所不同的是接收端每條信號路徑上都有一個(gè)DLL電路。電路開始工作時(shí)可以有一個(gè)訓(xùn)練的過程，接收端的DLL在訓(xùn)練過程中可以根據(jù)每條鏈路的時(shí)延情況調(diào)整時(shí)延，從而保證每條數(shù)據(jù)線都有充足的建立/保持時(shí)間。

對于并行總線來說，更致命的是這種總線上通常掛有多個(gè)設(shè)備，且讀寫共用，各種信號分叉造成的反射問題使得信號質(zhì)量進(jìn)一步惡化。

為了解決并行總線占用尺寸過大且對布線等長要求過于苛刻的問題，隨著芯片技術(shù)的發(fā)展和速度的提升，越來越多的數(shù)字接口開始采用串行總線。所謂串行總線，就是并行的數(shù)據(jù)在總線上不再是并行地傳輸，而是時(shí)分復(fù)用在一根或幾根線上傳輸。比如在并行總線上 傳輸1Byte的數(shù)據(jù)寬度需要8根線，而如果把這8根線上的信號時(shí)分復(fù)用在一根線上就可 以減少需要的走線數(shù)量，同時(shí)也不需要再考慮8根線之間的等長關(guān)系。 數(shù)字信號抖動(dòng)的成因（Root Cause of Jitter）;

數(shù)字信號的建立/保持時(shí)間(Setup/HoldTime)

不論數(shù)字信號的上升沿是陡還是緩，在信號跳變時(shí)總會有一段過渡時(shí)間處于邏輯判決閾值的上限和下限之間，從而造成邏輯的不確定狀態(tài)。更糟糕的是，通常的數(shù)字信號都不只一路，可能是多路信號一起傳輸來一些邏輯和功能狀態(tài)。這些多路信號之間由于電氣特性的不完全一致以及PCB走線路徑長短的不同，在到達(dá)其接收端時(shí)會存在不同的時(shí)延，時(shí)延的不同會進(jìn)一步增加邏輯狀態(tài)的不確定性。

由于我們感興趣的邏輯狀態(tài)通常是信號電平穩(wěn)定以后的狀態(tài)而不是跳變時(shí)所的狀態(tài)，所以現(xiàn)在大部分?jǐn)?shù)字電路采用同步電路，即系統(tǒng)中有一個(gè)統(tǒng)一的工作時(shí)鐘對信號進(jìn)行采樣。如圖1.5所示，雖然信號在跳變過程中可能會有不確定的邏輯狀態(tài)，但是若我們只在時(shí)鐘CLK的上升沿對信號進(jìn)行判決采樣，則得到的就是穩(wěn)定的邏輯狀態(tài)。 上升時(shí)間是數(shù)字信號另一個(gè)非常關(guān)鍵的參數(shù)，它反映了一個(gè)數(shù)字信號在電平切換時(shí)邊沿變化的快慢。電氣性能測試數(shù)字信號測試方案商

數(shù)字 信號處理系統(tǒng)的基本組成；解決方案數(shù)字信號測試

偽隨機(jī)碼型(PRBS)

在進(jìn)行數(shù)字接口的測試時(shí)，有時(shí)會用到一些特定的測試碼型。比如我們在進(jìn)行信號質(zhì)量測試時(shí)，如果被測件發(fā)送的只是一些規(guī)律跳變的碼型，可能不了真實(shí)通信時(shí)的惡劣情況，所以測試時(shí)我們會希望被測件發(fā)出的數(shù)據(jù)盡可能地隨機(jī)以惡劣的情況。同時(shí)，因?yàn)檫@種數(shù)據(jù)流很多時(shí)候只是為了測試使用的，用戶的被測件在正常工作時(shí)還是要根據(jù)特定的協(xié)議發(fā)送真實(shí)的數(shù)據(jù)流，因此產(chǎn)生這種隨機(jī)數(shù)據(jù)碼流的電路比較好盡可能簡單，不要額外占用太多的硬件資源。那么怎么用簡單的方法產(chǎn)生盡可能隨機(jī)一些的數(shù)據(jù)流輸出呢?首先，因?yàn)檎嬲S機(jī)的碼流是很難用簡單的電路實(shí)現(xiàn)的，所以我們只需要生成盡可能隨機(jī)的碼流就可以了，其中常用的一種數(shù)據(jù)碼流是PRBS(PseudoRandomBinarySequence,偽隨機(jī)碼)碼流。PRBS碼的產(chǎn)生非常簡單，圖1.21是PRBS7的產(chǎn)生原理，只需要用到7個(gè)移位寄存器和簡單的異或門就可以實(shí)現(xiàn)。 解決方案數(shù)字信號測試