測量PCI-E測試商家

由于每對數(shù)據(jù)線和參考時(shí)鐘都是差分的，所以主  板的測試需要同時(shí)占用4個(gè)示波器通道，也就是在進(jìn)行PCIe4.0的主板測試時(shí)示波器能夠  4個(gè)通道同時(shí)工作且達(dá)到25GHz帶寬。而對于插卡的測試來說，只需要把差分的數(shù)據(jù)通道  引入示波器進(jìn)行測試就可以了，示波器能夠2個(gè)通道同時(shí)工作并達(dá)到25GHz帶寬即可。 12展示了典型PCIe4.0的發(fā)射機(jī)信號(hào)質(zhì)量測試環(huán)境。無論是對于發(fā)射機(jī)測試，還是對于后面要介紹到的接收機(jī)容限測試來說，在PCIe4.0 的TX端和RX端的測試中，都需要用到ISI板。ISI板上的Trace線有幾十對，每相鄰線對 間的插損相差0.5dB左右。由于測試中用戶使用的電纜、連接器的插損都可能會(huì)不一致， 所以需要通過配合合適的ISI線對，使得ISI板上的Trace線加上測試電纜、測試夾具、轉(zhuǎn)接  頭等模擬出來的整個(gè)測試鏈路的插損滿足測試要求。比如，對于插卡的測試來說，對應(yīng)的主  板上的比較大鏈路損耗為20dB,所以ISI板上模擬的走線加上測試夾具、連接器、轉(zhuǎn)接頭、測  試電纜等的損耗應(yīng)該為15dB(另外5dB的主板上芯片的封裝損耗通過分析軟件進(jìn)行模擬)。 為了滿足這個(gè)要求，比較好的方法是使用矢量網(wǎng)絡(luò)分析儀(VNA)事先進(jìn)行鏈路標(biāo)定。PCI-E3.0設(shè)計(jì)還可以使用和PCI-E2.0一樣的PCB板材和連接器嗎？測量PCI-E測試商家

需要注意的是，每一代CBB和CLB的設(shè)計(jì)都不太一樣，特別是CBB的 變化比較大，所以測試中需要加以注意。圖4.10是支持PCIe4.0測試的夾具套件，主要包括1塊CBB4測試夾具、2塊分別支持x1/x16位寬和x4/x8位寬的CLB4測試夾具、1塊可 變ISI的測試夾具。在測試中，CBB4用于插卡的TX測試以及主板RX測試中的校準(zhǔn)； CLB4用于主板TX的測試以及插卡RX測試中的校準(zhǔn)；可變ISI的測試夾具是PCIe4 .0中 新增加的，無論是哪種測試，ISI板都是需要的。引入可變ISI測試夾具的原因是在PCIe4.0 的測試規(guī)范中，要求通過硬件通道的方式插入傳輸通道的影響，用于模擬實(shí)際主板或插卡上 PCB走線、過孔以及連接器造成的損耗。測量PCI-E測試商家PCI Express物理層接口(PIPE)；

SigTest軟件的算法由PCI-SIG提供，會(huì)對信號(hào)進(jìn)行時(shí)鐘恢復(fù)、均衡以及眼圖、抖 動(dòng)的分析。由于PCIe4.0的接收機(jī)支持多個(gè)不同幅度的CTLE均衡，而且DFE的電平也 可以在一定范圍內(nèi)調(diào)整，所以SigTest軟件會(huì)遍歷所有的CTLE值并進(jìn)行DFE的優(yōu)化，并 根據(jù)眼高、眼寬的結(jié)果選擇比較好的值。14是SigTest生成的PCIe4.0的信號(hào)質(zhì)量測試 結(jié)果。SigTest需要用戶手動(dòng)設(shè)置示波器采樣、通道嵌入、捕獲數(shù)據(jù)及進(jìn)行后分析，測試效率 比較低，而且對于不熟練的測試人員還可能由于設(shè)置疏忽造成測試結(jié)果的不一致，測試項(xiàng)目 也主要限于信號(hào)質(zhì)量與Preset相關(guān)的項(xiàng)目。為了提高PCIe測試的效率和測試項(xiàng)目覆蓋 率，有些示波器廠商提供了相應(yīng)的自動(dòng)化測試軟件。

規(guī)范中規(guī)定了共11種不同的Preshoot和De-emphasis的組合，每種組合叫作一個(gè) Preset,實(shí)際應(yīng)用中Tx和Rx端可以在Link Training階段根據(jù)接收端收到的信號(hào)質(zhì)量協(xié)商 出一個(gè)比較好的Preset值。比如P4沒有任何預(yù)加重，P7強(qiáng)的預(yù)加重。圖4.3是 PCIe3.0和4.0標(biāo)準(zhǔn)中采用的預(yù)加重技術(shù)和11種Preset的組合(參考資料：PCI Express@ Base Specification4 .0) 。對于8Gbps、16Gbps 以及32Gbps信號(hào)來說，采用的預(yù)加重技術(shù)完 全一樣，都是3階的預(yù)加重和11種Preset選擇。PCI-E3.0定義了11種發(fā)送端的預(yù)加重設(shè)置，實(shí)際應(yīng)用中應(yīng)該用那個(gè)？

要精確產(chǎn)生PCle要求的壓力眼圖需要調(diào)整很多參數(shù)，比如輸出信號(hào)的幅度、預(yù)加重、 差模噪聲、隨機(jī)抖動(dòng)、周期抖動(dòng)等，以滿足眼高、眼寬和抖動(dòng)的要求。而且各個(gè)調(diào)整參數(shù)之間 也會(huì)相互制約，比如調(diào)整信號(hào)的幅度時(shí)除了會(huì)影響眼高也會(huì)影響到眼寬，因此各個(gè)參數(shù)的調(diào) 整需要反復(fù)進(jìn)行以得到 一個(gè)比較好化的組合。校準(zhǔn)中會(huì)調(diào)用PCI-SIG的SigTest軟件對信號(hào) 進(jìn)行通道模型嵌入和均衡，并計(jì)算的眼高和眼寬。如果沒有達(dá)到要求，會(huì)在誤碼儀中進(jìn) 一步調(diào)整注入的隨機(jī)抖動(dòng)和差模噪聲的大小，直到眼高和眼寬達(dá)到參數(shù)要求。PCIE 3.0的發(fā)射機(jī)物理層測試；測量PCI-E測試商家

PCI-E測試信號(hào)完整性測試解決方案；測量PCI-E測試商家

項(xiàng)目2.12SystemReceiverLinkEqualizationTest:驗(yàn)證主板在壓力信號(hào)下的接收機(jī)性能及誤碼率，可以和對端進(jìn)行鏈路協(xié)商并相應(yīng)調(diào)整對端的預(yù)加重，針對8Gbps和16Gbps速率?！ろ?xiàng)目2.13Add-inCardPLLBandwidth:驗(yàn)證插卡的PLL環(huán)路帶寬，針對時(shí)鐘和所有支持的數(shù)據(jù)速率?！ろ?xiàng)目2.14Add-inCardPCBImpedance(informative):驗(yàn)證插卡上走線的PCB阻抗，不是強(qiáng)制測試?！ろ?xiàng)目2.15SystemBoardPCBImpedance(informative):驗(yàn)證主板上走線的PCB阻抗，不是強(qiáng)制測試。接下來，我們重點(diǎn)從發(fā)射機(jī)和接收機(jī)的電氣性能測試方面，講解PCIe4.0的物理層測試方法。測量PCI-E測試商家