海南DDR3測(cè)試測(cè)試流程

走線(xiàn)阻抗/耦合檢查

走線(xiàn)阻抗/耦合檢查流程在PowerSI和SPEED2000中都有，流程也是一樣的。本例通過(guò) Allegro Sigrity SI 啟動(dòng) Trace Impedance/Coupling Check,自動(dòng)調(diào)用 PowerSI 的流程。下面通過(guò)實(shí)例來(lái)介紹走線(xiàn)阻抗/耦合檢查的方法。

啟動(dòng) Allegro Sigrity SI,打開(kāi) DDR_Case_C。單擊菜單 AnalyzeTrace Impedance/Coupling Check,在彈出的 SPDLINK Xnet Selection 窗口 中單擊 OK 按鈕。整個(gè).brd 文件將被轉(zhuǎn)換成.spd文件，并自動(dòng)在PowerSI軟件界面中打開(kāi)。 DDR3內(nèi)存有哪些常見(jiàn)的容量大??？海南DDR3測(cè)試測(cè)試流程

DDR信號(hào)的DC和AC特性要求之后，不知道有什么發(fā)現(xiàn)沒(méi)有?對(duì)于一般信號(hào)而言，DC和AC特性所要求(或限制)的就是信號(hào)的電平大小問(wèn)題。但是在DDR中的AC特性規(guī)范中，我們可以注意一下，其Overshoot和Undershoot指向的位置，到底代表什么含義?有些讀者可能已經(jīng)發(fā)現(xiàn)，是沒(méi)有辦法從這個(gè)指示當(dāng)中獲得準(zhǔn)確的電壓值的。這是因?yàn)?，在DDR中，信號(hào)的AC特性所要求的不再是具體的電壓值，而是一個(gè)電源和時(shí)間的積分值。影面積所示的大小，而申壓和時(shí)間的積分值，就是能量!因此，對(duì)于DDR信號(hào)而言，其AC特性中所要求的不再是具體的電壓幅值大小，而是能量的大小!這一點(diǎn)是不同于任何一個(gè)其他信號(hào)體制的，而且能量信號(hào)這個(gè)特性，會(huì)延續(xù)在所有的DDRx系統(tǒng)當(dāng)中，我們會(huì)在DDR2和DDR3的信號(hào)體制中，更加深刻地感覺(jué)到能量信號(hào)對(duì)于DDRx系統(tǒng)含義。當(dāng)然，除了能量的累積不能超過(guò)AC規(guī)范外，比較大的電壓值和小的電壓值一樣也不能超過(guò)極限，否則，無(wú)需能量累積，足夠高的電壓就可以一次擊穿器件。重慶自動(dòng)化DDR3測(cè)試DDR3一致性測(cè)試是否可以修復(fù)一致性問(wèn)題？

至此，DDR3控制器端各信號(hào)間的總線(xiàn)關(guān)系創(chuàng)建完畢。單擊OK按鈕，在彈出的提示窗 口中選擇Copy,這會(huì)將以上總線(xiàn)設(shè)置信息作為SystemSI能識(shí)別的注釋?zhuān)B同原始IBIS文件 保存為一個(gè)新的IBIS文件。如果不希望生成新的IBIS文件，則也可以選擇Updateo

設(shè)置合適的 OnDie Parasitics 和 Package Parasiticso 在本例中。nDie Parasitics 選擇 None, Package Parasitics使用Pin RLC封裝模型。單擊OK按鈕保存并退出控制器端的設(shè)置。

On-Die Parasitics在仿真非理想電源地時(shí)影響很大，特別是On-Die Capacitor,需要根據(jù) 實(shí)際情況正確設(shè)定。因?yàn)閷?shí)際的IBIS模型和模板自帶的IBIS模型管腳不同，所以退出控制器 設(shè)置窗口后，Controller和PCB模塊間的連接線(xiàn)會(huì)顯示紅叉，表明這兩個(gè)模塊間連接有問(wèn)題， 暫時(shí)不管，等所有模型設(shè)置完成后再重新連接。

DDR 規(guī)范的 DC 和 AC 特性

眾所周知，對(duì)于任何一種接口規(guī)范的設(shè)計(jì)，首先要搞清楚系統(tǒng)中傳輸?shù)氖鞘裁礃拥男盘?hào)，也就是驅(qū)動(dòng)器能發(fā)出什么樣的信號(hào)，接收器能接受和判別什么樣的信號(hào)，用術(shù)語(yǔ)講，就是信號(hào)的DC和AC特性要求。

在DDR規(guī)范文件JEDEC79R的TABLE6:ELECTRICALCHARACTERISTICSANDDOOPERATINGCONDITIONS」中對(duì)DDR的DC有明確要求:VCC=+2.5v+0.2V，Vref=+1.25V+0.05VVTT=Vref+0.04V.

在我們的實(shí)際設(shè)計(jì)中，除了要精確設(shè)計(jì)供電電源模塊之外，還需要對(duì)整個(gè)電源系統(tǒng)進(jìn)行PI仿真，而這是高速系統(tǒng)設(shè)計(jì)中另一個(gè)需要考慮的問(wèn)題，在這里我們先不討論它，暫時(shí)認(rèn)為系統(tǒng)能夠提供穩(wěn)定的供電電源。 DDR3一致性測(cè)試需要運(yùn)行多長(zhǎng)時(shí)間？

單擊NetCouplingSummary,出現(xiàn)耦合總結(jié)表格，包括網(wǎng)絡(luò)序號(hào)、網(wǎng)絡(luò)名稱(chēng)、比較大干擾源網(wǎng)絡(luò)、比較大耦合系數(shù)、比較大耦合系數(shù)所占走線(xiàn)長(zhǎng)度百分比、耦合系數(shù)大于0.05的走線(xiàn) 長(zhǎng)度百分比、耦合系數(shù)為0.01?0.05的走線(xiàn)長(zhǎng)度百分比、總耦合參考值。

單擊Impedance Plot (Collapsed),查看所有網(wǎng)絡(luò)的走線(xiàn)阻抗彩圖。注意，在彩圖 上方有一排工具欄，通過(guò)下拉按鈕可以選擇查看不同的網(wǎng)絡(luò)組，選擇不同的接收端器件，選 擇查看單端線(xiàn)還是差分線(xiàn)。雙擊Plot±的任何線(xiàn)段，對(duì)應(yīng)的走線(xiàn)會(huì)以之前定義的顏色(白色) 在Layout窗口中高亮顯示。 DDR3內(nèi)存的一致性測(cè)試是否需要長(zhǎng)時(shí)間運(yùn)行？河北DDR3測(cè)試執(zhí)行標(biāo)準(zhǔn)

在DDR3一致性測(cè)試期間能否繼續(xù)進(jìn)行其他任務(wù)？海南DDR3測(cè)試測(cè)試流程

LPDDR2 (低功耗 DDR2) : LPDDR2 釆用 HSUL_12 接口，I/O 口工作電壓為 1.2V；時(shí) 鐘信號(hào)頻率為166?533MHz；數(shù)據(jù)和命令地址(CA)信號(hào)速率333?1066Mbps,并分別通過(guò) 差分選通信號(hào)和時(shí)鐘信號(hào)的雙沿釆樣；控制信號(hào)速率為166?533Mbps,通過(guò)時(shí)鐘信號(hào)上升沿 采樣；一般用于板載(Memory?down)設(shè)計(jì)，信號(hào)通常為點(diǎn)對(duì)點(diǎn)或樹(shù)形拓?fù)?，沒(méi)有ODT功能。

LPDDR3 0氐功耗DDR3) : LPDDR3同樣釆用HSUL_12接口，I/O 口工作電壓為1.2V； 時(shí)鐘信號(hào)頻率為667?1066MHz；數(shù)據(jù)和命令地址(CA)信號(hào)速率為1333?2133Mbps,分別 通過(guò)差分選通信號(hào)和時(shí)鐘信號(hào)的雙沿釆樣；控制信號(hào)速率為667?1066Mbps,通過(guò)時(shí)鐘上升 沿釆樣；一般用于板載設(shè)計(jì)，數(shù)據(jù)信號(hào)一般為點(diǎn)對(duì)點(diǎn)拓?fù)?，命令地址和控制信?hào)一般也釆用 Fly-by走線(xiàn)，有些情況下可以使用樹(shù)形走線(xiàn)；數(shù)據(jù)和選通信號(hào)支持ODT功能；也支持使用 Write Leveling功能調(diào)整時(shí)鐘和選通信號(hào)間的延時(shí)偏移。 海南DDR3測(cè)試測(cè)試流程